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提高電子產品抗干擾能力和電磁兼容性的經驗分享
發表時間:2023-06-19 13:51:11
在研制帶處理器的電子產品時，如何提高抗干擾能力和電磁兼容性？以下將是針對個人多年相關工作經驗的總結：抗電磁干擾的注意事項，增加系統的抗電磁干擾能力采取的措施，降低噪聲與電磁干擾的一些經驗。
 
1、 下面的一些系統要特別注意抗電磁干擾：
 
（1）微控制器時鐘頻率特別高，總線周期特別快的系統。
 
（2）系統含有大功率，大電流驅動電路，如產生火花的繼電器，大電流開關等。
 
（3）含微弱模擬信號電路以及高精度A/D變換電路的系統。
 
 
2、 為增加系統的抗電磁干擾能力采取如下措施：
 
（1）選用頻率低的微控制器：
 
選用外時鐘頻率低的微控制器可以有效降低噪聲和提高系統的抗干擾能力。同樣頻率的方波和正弦波，方波中的高頻成份比正弦波多得多。雖然方波的高頻成份的波的幅度，比基波小，但頻率越高越容易發射出成為噪聲源，微控制器產生的最有影響的高頻噪聲大約是時鐘頻率的3倍。
 
（2）減小信號傳輸中的畸變
 
微控制器主要采用高速CMOS技術制造。信號輸入端靜態輸入電流在1mA左右，輸入電容10PF左右，輸入阻抗相當高，高速CMOS電路的輸出端都 有相當的帶載能力，即相當大的輸出值，將一個門的輸出端通過一段很長線引到輸入阻抗相當高的輸入端，反射問題就很嚴重，它會引起信號畸變，增加系統噪聲。 當Tpd＞Tr時，就成了一個傳輸線問題，必須考慮信號反射，阻抗匹配等問題。
 
信號在印制板上的延遲時間與引線的特性阻抗有關，即與印制線路板材料的介電常數有關?？梢源致缘卣J為，信號在印制板引線的傳輸速度，約為光速的1/3到1/2之間。微控制器構成的系統中常用邏輯電話元件的Tr（標準延遲時間）為3到18ns之間。
 
在印制線路板上，信號通過一個7W的電阻和一段25cm長的引線，線上延遲時間大致在4~20ns之間。也就是說，信號在印刷線路上的引線越短越好，最長不宜超過25cm。而且過孔數目也應盡量少，最好不多于2個。
 
當信號的上升時間快于信號延遲時間，就要按照快電子學處理。此時要考慮傳輸線的阻抗匹配，對于一塊印刷線路板上的集成塊之間的信號傳輸，要避免出現Td＞Trd的情況，印刷線路板越大系統的速度就越不能太快。
 
用以下結論歸納印刷線路板設計的一個規則：
 
信號在印刷板上傳輸，其延遲時間不應大于所用器件的標稱延遲時間。
 
（3）減小信號線間的交叉干擾：
 
A點一個上升時間為Tr的階躍信號通過引線AB傳向B端。信號在AB線上的延遲時間是Td。在D點，由于A點信號的向前傳輸，到達B點后的信號反射 和AB線的延遲，Td時間以后會感應出一個寬度為Tr的頁脈沖信號。在C點，由于AB上信號的傳輸與反射，會感應出一個寬度為信號在AB線上的延遲時間的 兩倍，即2Td的正脈沖信號。這就是信號間的交叉干擾。干擾信號的強度與C點信號的di/at有關，與線間距離有關。當兩信號線不是很長時，AB上看到的 實際是兩個脈沖的迭加。
 
CMOS工藝制造的微控制由輸入阻抗高，噪聲高，噪聲容限也很高，數字電路是迭加100~200mv噪聲并不影響其工作。若圖中AB線是一模擬信 號，這種干擾就變為不能容忍。如印刷線路板為四層板，其中有一層是大面積的地，或雙面板，信號線的反面是大面積的地時，這種信號間的交叉干擾就會變小。原 因是，大面積的地減小了信號線的特性阻抗，信號在D端的反射大為減小。特性阻抗與信號線到地間的介質的介電常數的平方成反比，與介質厚度的自然對數成正 比。若AB線為一模擬信號，要避免數字電路信號線CD對AB的干擾，AB線下方要有大面積的地，AB線到CD線的距離要大于AB線與地距離的2~3倍。可 用局部屏蔽地，在有引結的一面引線左右兩側布以地線。
 
（4）減小來自電源的噪聲
 
電源在向系統提供能源的同時，也將其噪聲加到所供電的電源上。電路中微控制器的復位線，中斷線，以及其它一些控制線最容易受外界噪聲的干擾。電網上的強干擾通過電源進入電路，即使電池供電的系統，電池本身也有高頻噪聲。模擬電路中的模擬信號更經受不住來自電源的干擾。
 
（5）注意印刷線板與元器件的高頻特性
 
在高頻情況下，印刷線路板上的引線，過孔，電阻、電容、接插件的分布電感與電容等不可忽略。電容的分布電感不可忽略，電感的分布電容不可忽略。電阻 產生對高頻信號的反射，引線的分布電容會起作用，當長度大于噪聲頻率相應波長的1/20時，就產生天線效應，噪聲通過引線向外發射。
 
印刷線路板的過孔大約引起0.6pf的電容。
 
一個集成電路本身的封裝材料引入2~6pf電容。
 
一個線路板上的接插件，有520nH的分布電感。一個雙列直扦的24引腳集成電路扦座，引入4~18nH的分布電感。
 
這些小的分布參數對于這行較低頻率下的微控制器系統中是可以忽略不計的；而對于高速系統必須予以特別注意。
 
（6）元件布置要合理分區
 
元件在印刷線路板上排列的位置要充分考慮抗電磁干擾問題，原則之一是各部件之間的引線要盡量短。在布局上，要把模擬信號部分，高速數字電路部分，噪聲源部分（如繼電器，大電流開關等）這三部分合理地分開，使相互間的信號耦合為最小。
 
（7）處理好接地線
 
印刷電路板上，電源線和地線最重要。克服電磁干擾，最主要的手段就是接地。
 
對于雙面板，地線布置特別講究，通過采用單點接地法，電源和地是從電源的兩端接到印刷線路板上來的，電源一個接點，地一個接點。印刷線路板上，要有 多個返回地線，這些都會聚到回電源的那個接點上，就是所謂單點接地。所謂模擬地、數字地、大功率器件地開分，是指布線分開，而最后都匯集到這個接地點上 來。與印刷線路板以外的信號相連時，通常采用屏蔽電纜。對于高頻和數字信號，屏蔽電纜兩端都接地。低頻模擬信號用的屏蔽電纜，一端接地為好。
 
對噪聲和干擾非常敏感的電路或高頻噪聲特別嚴重的電路應該用金屬罩屏蔽起來。
 
（8）用好去耦電容。
 
好的高頻去耦電容可以去除高到1GHZ的高頻成份。陶瓷片電容或多層陶瓷電容的高頻特性較好。設計印刷線路板時，每個集成電路的電源，地之間都要加 一個去耦電容。去耦電容有兩個作用：一方面是本集成電路的蓄能電容，提供和吸收該集成電路開門關門瞬間的充放電能；另一方面旁路掉該器件的高頻噪聲。數字 電路中典型的去耦電容為0.1uf的去耦電容有5nH分布電感，它的并行共振頻率大約在7MHz左右，也就是說對于10MHz以下的噪聲有較好的去耦作 用，對40MHz以上的噪聲幾乎不起作用。
 
1uf，10uf電容，并行共振頻率在20MHz以上，去除高頻率噪聲的效果要好一些。在電源進入印刷板的地方和一個1uf或10uf的去高頻電容往往是有利的，即使是用電池供電的系統也需要這種電容。
 
每10片左右的集成電路要加一片充放電電容，或稱為蓄放電容，電容大小可選10uf。最好不用電解電容，電解電容是兩層溥膜卷起來的，這種卷起來的結構在高頻時表現為電感，最好使用膽電容或聚碳酸醞電容。
 
去耦電容值的選取并不嚴格，可按C=1/f計算；即10MHz取0.1uf，對微控制器構成的系統，取0.1~0.01uf之間都可以。
 
3、 降低噪聲與電磁干擾的一些經驗
 
（1）能用低速芯片就不用高速的，高速芯片用在關鍵地方。
 
（2）可用串一個電阻的辦法，降低控制電路上下沿跳變速率。
 
（3）盡量為繼電器等提供某種形式的阻尼。
 
（4）使用滿足系統要求的最低頻率時鐘。
 
（5）時鐘產生器盡量靠近到用該時鐘的器件。石英晶體振蕩器外殼要接地。
 
（6）用地線將時鐘區圈起來，時鐘線盡量短。
 
（7）I/O驅動電路盡量靠近印刷板邊，讓其盡快離開印刷板。對進入印制板的信號要加濾波，從高噪聲區來的信號也要加濾波，同時用串終端電阻的辦法，減小信號反射。
 
（8）MCD無用端要接高，或接地，或定義成輸出端，集成電路上該接電源地的端都要接，不要懸空。
 
（9）閑置不用的門電路輸入端不要懸空，閑置不用的運放正輸入端接地，負輸入端接輸出端。（10）印制板盡量使用45折線而不用90折線布線以減小高頻信號對外的發射與耦合。
 
（11）印制板按頻率和電流開關特性分區，噪聲元件與非噪聲元件要距離再遠一些。
 
（12）單面板和雙面板用單點接電源和單點接地、電源線、地線盡量粗，經濟是能承受的話用多層板以減小電源，地的容生電感。
 
（13）時鐘、總線、片選信號要遠離I/O線和接插件。
 
（14）模擬電壓輸入線、參考電壓端要盡量遠離數字電路信號線，特別是時鐘。
 
（15）對A/D類器件，數字部分與模擬部分寧可統一下也不要交叉。
 
（16）時鐘線垂直于I/O線比平行I/O線干擾小，時鐘元件引腳遠離I/O電纜。
 
（17）元件引腳盡量短，去耦電容引腳盡量短。
 
（18）關鍵的線要盡量粗，并在兩邊加上保護地。高速線要短要直。
 
（19）對噪聲敏感的線不要與大電流，高速開關線平行。
 
（20）石英晶體下面以及對噪聲敏感的器件下面不要走線。
 
（21）弱信號電路，低頻電路周圍不要形成電流環路。
 
（22）任何信號都不要形成環路，如不可避免，讓環路區盡量小。
 
（23）每個集成電路一個去耦電容。每個電解電容邊上都要加一個小的高頻旁路電容。
 
（24）用大容量的鉭電容或聚酷電容而不用電解電容作電路充放電儲能電容。使用管狀電容時，外殼要接地。